【A12架构纵览、前端设计】

从高端层面讲，A12是双发射、乱序执行架构，整数流水线10-12级(A9 8-11级)，整合二级缓存和载入/存储、浮点、NEON单元(标准配置而非可选)，每个群簇支持最多四核心，也可以多个群簇并联，组成八核心、十二核心……

从指令集架构兼容性上讲，A12、A7、A15是一家的，都是32位的ARM-v7A，均支持40位物理寻址(最大容量1TB)、128-bit AXI4总线界面、虚拟化、整合缓存。

相比之下，A9支持的是32位物理寻址，2×64-bit AXI4总线，外置缓存，NEON单元也是可选的。

Cortex-A12架构纵览

尤其值得一提的是二级缓存，A9上是外置的，需要操作系统单独支持，A12则和A15/A7一样完全整合，为所有核心共享，并有自己独立的电压和频率层，不过如果需要，后者也可以和CPU同步。

一级缓存是四路关联，容量可选32KB、64KB，同时缓存数据线(cache line)也翻番为64Byte，以便更好地和DDR内存控制器对齐。

值得一提的是，A12最终也会支持big.LITTLE，同样能够搭配A7，但是目前的初始版本还不行，缺乏必需的一致性界面。

A9、A12/A7/A15架构特性对比

分支预测器比A9有了很大改进，可以大大改进能效、性能，不过在A12设计之初，ARM对其性能估计不足，直到大约三个月前才意识到错误，但此时时间紧迫，ARM必须做出选择：是照常发布这个低效率的设计，还是迅速寻找替换一个更合适的分支预测器？

A12团队最终选择了A53里的分支预测器，拉过来塞给A12，并做了一些细微的针对性调整。