台湾《电子时报》报道：台积电推45nm制程设计流程8.0版 先进制程竞争激烈 对于漏电功耗着墨更深 　
 
继台积电日前宣布9月45nm制程技术将进入量产，领先晶圆代工同业，为迎接全球设计自动化会议(Design Automation Conference；DAC)将于6月4~8日于圣地亚哥举行，台积电也将于此期间发表设计流程(design reference flow)8.0版本。8.0版本是台积电专为45nm制程技术之IC设计客户所建置，其中较过去设计流程版本最大不同是内建专为客户量身订制的双重模式 SRAM(Dual Power SRAM)。

半导体业者表示，台积电2006年7月宣布推出为65nm制程技术所建置完成的设计流程7.0版本领先同业。而据台积电内部规划，2007年6月预计推出为45nm制程所量身订做的设计流程8.0版本。事实上台积电内部45nm制程设计流程雏形早已初备，45nm制程浸润式显影技术下半年最快9月即将量产。因此，台积电抢在同业之前，拟于DAC盛会期间宣布推出8.0版本。

台积电推出8.0版本距离7.0版本不到1年时间，目前采用台积电65nm制程的客户比重仅占台积电营收的个位数百分比，不过由于同业包括联电、新加坡特许 (Chartered Semiconductor)65nm制程皆已量产，台积电45nm制程必须抢先推出，并搭配完整建置的设计流程才能赢得市场先机。也让8.0版本仅与 7.0版本相距不到短短1年，也显见先进制程竞争之激烈。

据了解，台积电将宣布推出的8.0设计流程，较以往不同的是，对于功耗、漏电问题着墨更深。包括在动态电流(Dynamic Power)方面，创新地发明双重模式SRAM，可以在客户完成设计(tape-out)之后再调整电流模式，以及在动态漏电(active leakage)和静态漏电(standby leakage)方面提供新的解决方案，以降低45nm制程技术的漏电功耗问题。

事实上，台积电先进制程技术过去推出时多半采泛用型制程(GP)先行的方式，不过，由于进入65nm制程后，一方面因手机客户采用此制程更加关心漏电功耗问题，另一方面制程难度提高漏电问题更为棘手，因此，从65nm制程开始，台积电所推出的制程技术都采取低功耗(LP)先行。同时在设计流程方面，也可看出漏电功耗所带来的种种挑战。