越来越艰难的工艺制程，越来越复杂的芯片设计，未来何去何从？作为行业龙头，Intel在设计全新CPU、GPU架构和产品的同时，也提出了一种新的、更灵活的思路。

架构日活动上，Intel展示了一种名为“Foveros”的全新3D芯片封装技术，首次为CPU处理器引入3D堆叠设计，可以实现芯片上堆叠芯片，而且能整合不同工艺、结构、用途的芯片，相关产品将从2019年下半年开始陆续推出。

Intel表示，该技术提供了极大的灵活性，设计人员可以在新的产品形态中“混搭”不同的技术专利模块、各种存储芯片、I/O配置，并使得产品能够分解成更小的“芯片组合”。

Intel首先回顾了一下近些年新工艺推进的艰难，尤其是针对高性能的计算芯片，14nm工艺已经沿用了长达四年，这在以往是不可想象的。

不过，Intel的每代工艺并不是只有一种，而是会针对不同用途的芯片进行不同优化，比如I/O芯片组，其实就在一直进化。

针对下一代工艺规划，Intel划分出了三个层次，首先是针对计算的1274 10nm工艺，后续会优化为1274.7、1274.12(10nm+、10nm++)，而针对I/O的则是1273，针对新的Foveros则设计了P1222，短期内不需要进一步优化。

再往后，计算芯片会进入1276 7nm工艺世代，IO、Foveros也会同时演进，至于再往后的1278计算芯片工艺，目前还在探索中，不出意外应该对应5nm。

Intel表示，不同用途芯片或者功能模块对晶体管密度的需求是截然不同的，性能、功耗、成本也相差很大，因此所有芯片模块都使用同一种工艺不会达到最佳效果，尤其是新工艺越来越难，都硬上新工艺不值得，也越来越不容易做到。

Intel此前推出EMIB(嵌入式多芯片互连桥接)2D封装技术，正是出于这样的目的，典型产物就是整合封装了AMD Vega GPU图形核心的Kaby Lake-G处理器。

Foveros则升级为3D封装，将多芯片封装从单独一个平面，变为立体式组合，从而大大提高集成密度，可以更灵活地组合不同芯片或者功能模块。

这就是3D Foveros 3D封装的结构示意图：最下边是封装基底，之上安放一个底层芯片(Bottom Chip)，起到主动中介层(Active Interposer)的作用——AMD Fiji/Vega核心整合封装HBM显存就有类似的存在。

中介层之上就可以放置各种不同的新品或模块，比如CPU、GPU、内存、基带……

而在中介层里有大量的TSV 3D硅穿孔，负责联通上下的焊料凸起(Solder Bump)，让上层芯片和模块与系统其他部分通信。

目前，Intel已经有了Foveros芯片样品，并称已经做好了规模量产的准备，明年就会推出第一款产品，就是上边这个小家伙，Intel称之为“混合x86处理器”(Hybrid x86 CPU)。

这颗小芯片的长宽尺寸只有12×12毫米，高度仅仅1毫米，还没一枚硬币大，但内部3D堆叠封装了多个模块。

基底之上是P1222 22FFL(22nm工一种)工艺的IO芯片，低成本、低漏电。

之上是P1274 10nm工艺计算芯片，也就是传统CPU，内部整合了一个Sunny Core高性能核心、四个Atom低功耗核心(或许是Tremont新架构)。

再往上甚至还有PoP整合封装的内存芯片。

Intel宣称，它的待机功耗只有区区2mW，也就是0.002W，最高功耗也不超过7W，很显然是针对移动平台的，而且不需要风扇，但具体目标设备并没有说。

再来看看这颗处理器的内部组成：右上角就是单个Sunny Cove CPU核心，有专属的0.5MB MLC中级缓存，左上角是LPDDR4X控制器，位宽是四通道的4×16-bit，以及四个小的CPU核心，共享1.5MB二级缓存。

中间是4MB末级缓存，而下方则分布着低功耗版本的11代核显(64个EU单元)、11.5代显示控制器、DisplayPort 1.4控制器，以及其他各种模块。

不过，现场的展示样机平台上还用着小风扇，另外可以看到PCI-E M.2接口、UFS闪存、几个SIM连接器——难道Intel又想重新杀入手机处理器？