在今天的Intel开发者论坛上，Intel首席技术官Justin Rattner宣布Intel下一代架构Core将拥有4条执行管线以及14个Pipeline Stage，支持新128位SSE指令优化，单循环内可完成所有SSE指令。

除此之外，Rattner还宣布，Core架构将采用新版微操作融合技术（micro-ops fusion），将多层高级指令合并为一条指令完成。

和我们之前报道的一致，Intel Core核心之间将共享二级缓存，核心各自拥有专属一级缓存，Intel已经完成了日程管理器新设计，提高高级记忆体管理效率和稳定性。

除此之外，Core在自动省电方面将比已有的Yonah更进一步，Intel将在未来就此发布更多细节说明。