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台积电/三星工艺耍花招:Intel生气了
2017-03-29 17:29:07  出处:超能网·  作者:bolvar 编辑:上方文Q   点击可以复制本篇文章的标题和链接
 
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Intel创始人是摩尔定律的提出者,Intel公司也是摩尔定律最坚定的捍卫者。前几年Intel还在自信半导体工艺领先业界三年半,谁知道14nm节点Intel遭遇了挫折。

而台积电、三星这两家在14/16nm节点之后好像开了挂,10nm工艺去年就宣传说量产了,今年都要试产7nm了,5nm工艺也要在2020年搞定,这速度可比Intel快多了。

面对被以前的跟班轻松超越的问题,Intel也忍不住了,希望半导体公司在制程工艺描述上诚实一点,并给出统一的衡量公式。

台积电/三星工艺耍花招:Intel生气了

先说说为什么Intel要介意这个问题。放在几年前,Intel在半导体工艺上一直都是领先台积电、三星等公司的,22nm节点就开始量产3D晶体管(也就是FinFET工艺),那时候三星、台积电才推出28nm工艺没多久,跟Intel差距确实挺远的,Intel自然不会有什么失落感。

但之后的情况不一样了,Intel在14nm遇到了技术问题,原计划的Fab 14工厂升级工艺也被取消了,以致于Tick-Tock战略停摆,现在14nm工艺都要出四代产品了,这一代工艺要用差不多4年时间。

台积电、三星的14/16nm FinFET工艺在这段时间追赶上来了,AMD今年推出的Ryzen处理器使用的就是GF公司的14nm LPP工艺,虽然说性能上未能超过Intel 14nm处理器,但至少双方都是同级别工艺了,没有什么代差了。

三星、台积电追赶甚至超越Intel工艺不只是因为占Intel工艺失利,还有一个很重要的原因就是台积电、三星在制程工艺上玩起了小花招——以前他们是跟着Intel脚步走,现在有机会领先,他们在半导体工艺断代上耍了个小花招,因为半导体实在太复杂,大家了解到的XX工艺实际上是指线宽,理论上线宽越小,半导体就越小,晶体管也越小,制造工艺越先进。

台积电/三星工艺耍花招:Intel生气了
Intel 14nm工艺与台积电、三星同代工艺比较

但实际上线宽定义半导体工艺先进程度并不准确,更有意义的是栅极距(gate pitch)、鳍片间距(Fin Pitc)等。Intel早前就对比过他们与台积电、三星的16、14nm工艺,如上图所示,Intel的14nm工艺在这些关键指标上要比三星、台积电好得多,这两家的工艺其实有些名不副实,落后Intel差不多半代水平。

三星、台积电在半导体工艺命名上赢过了Intel,这实际上是商业宣传的胜利,技术上超越Intel还有点名不正言不顺。对这个问题业界早前就有过争议了,不过这事有没有什么强制性约束,如何命名更多地是厂商自己的事,大家也只能听之任之了。

在这样的背景下,Intel今天发了一条很有意思的文章:让我们清理半导体工艺命名的混乱吧。文章的作者是Mark Bohr,Intel高级院士,也是处理器架构与集成部门的主管,可以说是资深的业界专家了,他在这篇文章中就指出了业界在半导体工艺命名上的混乱之态。

当然,他的重点不是批评现状,而是给出了一个更合理的衡量半导体工艺水平的公式,如下图所示:

台积电/三星工艺耍花招:Intel生气了
Intel给出的衡量半导体工艺先进程度的公式

这个公式挺复杂的。Bohr院士指出衡量半导体工艺真正需要的是晶体管密度,这个公式分为两部分,一部分计算2bit NAND(4个晶体管)的密度,另一部分更为复杂,计算的是SFF(scan flip flop)的晶体管密度,0.6和0.4两个数字是这两部分的加权系数。

Bohr院士希望半导体厂商在介绍工艺节点时也应该公布逻辑芯片的晶体管密度,而且还有一个重要的参数:SRAM cell单元面积。考虑到每家厂商的工艺都不同,在NAND+SFF密度之外最好还要独立公布SRAM面积。

PS:现在问题又来了,Intel希望用更公平的手段来衡量半导体工艺先进程度,还给出了自己的方案,不过台积电、三星会不会听Intel的建议?很大概率上我觉得他们不会再追随Intel了,不仅是因为他们从这种取巧的商业命名上尝到了甜头(在部分公众眼里台积电、三星确实超过了Intel工艺),也是因为Intel的新方法有点复杂,对公众来说更不容易理解。

此外,本文虽然批评了三星、台积电在半导体工艺命名上的花招,不过公平来说这几年他们确实取得了很大进步,以往比Intel落后至少一代工艺,现在也确实追赶上Intel,未来的7nm、5nm节点上比Intel更积极也是事实。Intel与其提出新公式,不如自己加把劲。

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